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马玉韬

作品数：2 被引量：3H指数：1
供职机构：上海交通大学更多>>
相关领域：电子电信自动化与计算机技术更多>>

合作作者

文献类型

  • 1篇期刊文章
  • 1篇学位论文

领域

  • 2篇电子电信
  • 1篇自动化与计算...

主题

  • 2篇RTC
  • 1篇电路
  • 1篇实时时钟
  • 1篇可测试性
  • 1篇集成电路
  • 1篇分频
  • 1篇分频器
  • 1篇分频器设计
  • 1篇VERILO...
  • 1篇HDL
  • 1篇IP设计

机构

  • 2篇上海交通大学

作者

  • 2篇马玉韬
  • 1篇付宇卓
  • 1篇秦建业

传媒

  • 1篇电子测量技术

年份

  • 2篇2005
共 2 条 记 录，以下是 1-2
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排序方式：
RTC模块中分频器Verilog被引量：3
2005年
文中研究在RTC模块中分频器设计的Verilog HDL实现。先对设计中出现的毛刺、可测试性问题作分析,然后对上述问题分别给出恰当的解决方法,最后利用综合工具得到的面积数据证明了采用技术的可行性和合理性。
马玉韬秦建业付宇卓
关键词：分频器可测试性VERILOG分频器设计RTCHDL
实时时钟RTC的IP设计
本文的主要工作。本文首先对当前IC设计行业中IP复用的状况做了介绍，对实时时钟RTC模块的分类、功能和应用做了说明，介绍了本论文设计研究工作的背景。然后对IP的分类、特点和设计开发流程及IP设计的关键技术做了归纳，对数字...
马玉韬
关键词：集成电路IP设计
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