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苏承毅

作品数：6 被引量：4H指数：1
供职机构：清华大学更多>>
相关领域：电子电信更多>>

合作作者

文献类型

  • 4篇专利
  • 1篇期刊文章
  • 1篇学位论文

领域

  • 3篇电子电信

主题

  • 6篇译码
  • 6篇卷积
  • 4篇译码方法
  • 4篇级联
  • 4篇级联码
  • 3篇卷积码
  • 2篇段位
  • 2篇多码率
  • 2篇译码器
  • 2篇输入信号
  • 2篇数据分块
  • 2篇通信
  • 2篇码率
  • 2篇解扰
  • 2篇卷积码译码
  • 2篇分块
  • 2篇高速通信
  • 1篇帧同步
  • 1篇算法及实现
  • 1篇FPGA

机构

  • 6篇清华大学

作者

  • 6篇苏承毅
  • 5篇张彧
  • 4篇邱松
  • 4篇万晓峰
  • 3篇潘长勇

传媒

  • 1篇电视技术

年份

  • 2篇2013
  • 4篇2010
共 6 条 记 录，以下是 1-6
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排序方式：
卷积-RS级联译码器并行帧同步算法及实现被引量：4
2010年
针对卷积-RS码级联译码器中的帧同步问题,提出了一种高速并行结构。该结构采用符号域同步算法替代传统的比特域同步算法,克服了传统级联译码器中帧同步器的速率瓶颈。该算法使用多路并行相关,再由状态机根据各路相关结果进行同步判断。设计中同时考虑了帧头容错和抗滑码功能。在Stratix II FPGA上,该帧同步器结构的实现可以达到1.2 Gbit/s以上的数据处理速率。
苏承毅张彧潘长勇
关键词：帧同步级联码FPGA
RS-卷积级联译码器高速并行算法研究与实现
苏承毅
关键词：卷积码级联码
并行卷积-RS级联码译码方法及其实现装置
本发明公开了一种并行卷积-RS级联码译码方法及实现装置，该方法包括：S1.将接收到的N<Sub>in</Sub>路输入数据分块成卷积译码帧，作为并行卷积译码的输入；S2.将S1输出的卷积译码帧进行并行卷积译码，输出卷积译...
张彧苏承毅万晓峰邱松潘长勇
文献传递
并行卷积-RS级联码译码方法及其实现装置
本发明公开了一种并行卷积-RS级联码译码方法及实现装置，该方法包括：S1，将接收到的N<Sub>in</Sub>路输入数据分块成卷积译码帧，作为并行卷积译码的输入；S2，将S1输出的卷积译码帧进行并行卷积译码，输出卷积译...
张彧苏承毅万晓峰邱松潘长勇
并行多码率卷积码译码方法及其实现装置
本发明公开了一种并行多码率卷积码译码方法，包括以下步骤：S1，接收N<Sub>in</Sub>路并行输入信号，并在移位控制信号的作用下将该输入信号移位后输出，输出信号也为N<Sub>in</Sub>路并行信号，N<Sub...
张彧苏承毅万晓峰杨知行邱松
文献传递
并行多码率卷积码译码方法及其实现装置
本发明公开了一种并行多码率卷积码译码方法，包括以下步骤：S1，接收N<Sub>in</Sub>路并行输入信号，并在移位控制信号的作用下将该输入信号移位后输出，输出信号也为N<Sub>in</Sub>路并行信号，N<Sub...
张彧苏承毅万晓峰杨知行邱松
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