陈亦灏
- 作品数：12 被引量：12H指数：3
- 供职机构：华东师范大学更多>>
- 发文基金：上海市科学技术委员会资助项目上海市国际科技合作基金上海-AM基金更多>>
- 相关领域：电子电信一般工业技术自动化与计算机技术更多>>
- 高速维特比译码器幸存路径管理模块
- 一种高速维特比(Viterbi)译码器幸存路径管理模块，属于集成电路设计和数字信号处理的技术领域，含两个子模块：寄存器交换读写模块和输出控制模块，采用固定段长的HTF的方式，将译码深度X分为若干段，每段的长度恒定为6位，...
- 陈亦灏李小进赖宗声沈怿皓李萌
- 文献传递
- 射频识别阅读器数字基带系统的译码模块
- 本发明公开了一种射频识别阅读器数字基带系统的译码模块，该模块含四个单元：前同步码检测单元、译码单元、标签响应计数单元和碰撞检测处理单元。在传统的译码电路基础上加入碰撞检测处理电路，将原本需要数字基带系统处理器其他模块完成...
- 刘静陈亦灏顾彬刘炎华张润曦赖宗声蒋颖丹李宝将张小军李小进田应洪
- 文献传递
- 高速维特比译码器幸存路径管理模块
- 一种高速维特比(Viterbi)译码器幸存路径管理模块，属于集成电路设计和数字信号处理的技术领域，含两个子模块：寄存器交换读写模块和输出控制模块，采用固定段长的HTF的方式，将译码深度X分为若干段，每段的长度恒定为6位，...
- 陈亦灏李小进赖宗声沈怿皓李萌
- 文献传递
- 一种高速Viterbi译码器幸存路径管理模块的改进结构被引量：3
- 2007年
- 针对高速Viterbi译码器的高速,低延迟,低电路复杂度的要求,在分段执行的Hybrid Trace Forward方法的基础上,提出了一种新的幸存路径管理模块(SMU)结构—固定段长的结构。对于(m,n,k)的Viterbi译码器,约束长度为k,则固定段长为k-1,既节省了存储空间,又消除了回溯过程,从而降低了延迟时间和电路复杂度。文中设计了一个(2,1,7)Viterbi译码器的SMU模块,采用固定长度为6的结构。相比于传统的分段执行的Hybrid Trace Forward结构,译码延迟减小了17%,输出数据间隔减小了33%,并且省去了存储器的使用。
- 陈亦灏李成诗李小进赖宗声
- 关键词：延迟时间
- 符合EPC C1G2标准的阅读器数字基带关键技术研究
- 随着RFID技术在社会众多领域内的大规模应用，其对改善人们的生活质量、提高企业经济效益、加强公共安全以及提高社会信息化水平都产生了重大影响。RFID是一种对目标进行非接触识别的新型自动识别技术，自RFID技术提出以来，无...
- 陈亦灏
- 关键词：阅读器数字基带滤波器
- 文献传递
- 多双曲正切法则在高线性度CMOS混频器设计中的分析与应用被引量：3
- 2008年
- 研究了CMOS电路中多双曲正切法则的应用对线性度产生的影响。分析并推导了两种非平衡差分对结构的差分输出电流和等效跨导的公式。给出了电路线性度最优时,多补偿偏置结构的补偿偏置电压VK的表达式。基于理论分析结果,设计了一个应用多双曲正切法则的CMOS吉尔伯特混频器电路。流片采用UMC0.18μmRF-CMOS工艺,经过测量,所得到的参数与理论分析及仿真值吻合,证明了理论分析的可行性。
- 沈怿皓张润曦张炜杰陈亦灏李勇景一欧赖宗声
- 关键词：CMOS射频集成电路线性度混频器
- 射频识别阅读器的数字基带系统的编码模块
- 本发明公开了一种射频识别阅读器的数字基带系统的编码模块，属于超高频射频识别集成电路设计技术领域，该模块包括时钟产生单元、RAM缓冲单元和同步编码单元，时钟产生单元生成各模块所需时钟，RAM缓冲单元由一个1bit x256...
- 刘静顾彬陈亦灏张润曦赖宗声李小进田应洪
- 符合EPC C1 G2标准的UHF RFID阅读器数字基带ASIC实现
- 2010年
- 为了实现UHF RFID单芯片阅读器,提出了一种UHF RFID阅读器数字基带的电路结构。该数字基带基于EPC Global Class1 Gen2标准,对PIE编码、升余弦滤波器、希尔伯特滤波器、CRC5/16校验单元、FIR和IIR信道滤波器、采样电路、FM0译码、碰撞检测、控制单元等模块进行算法级、RTL级、网表级和物理级版图设计,后仿各项功能正确,符合系统要求。按照标准ASIC设计流程进行物理设计实现,并采用IBM 0.13μm 8金属的RF数模混合工艺流片。设计的RFID数字基带系统约27万门,面积为3 mm×3 mm,可应用于单芯片RFID阅读器。
- 刘静顾彬陈亦灏张润曦刘炎华蒋颖丹赖宗声
- 关键词：GEN2超高频射频识别数字基带
- 一个基于扫描方法的DFT设计与实现被引量：2
- 2008年
- DFT技术已经成为集成电路设计的一个重要组成部分.详细介绍了基于扫描测试的DFT原理和实现步骤,并对一个32位FIFO存储器电路实例进行扫描设计.根据扫描链的特点和电路多时钟域问题,采用了三种设计方案,整个流程包括了行为级Verilog代码的修改、扫描设计综合以及自动测试模板产生(ATPG).对不同的设计方案给出了相应的故障覆盖率,并对生成的模板进行压缩优化,减少了测试仿真时间.最后分析了导致故障覆盖率不同的一些因素和设计中的综合考虑.
- 张炜杰陈亦灏沈怿皓赖宗声段春丽
- 关键词：可测性设计扫描测试扫描链
- Viterbi译码器路径度量模块的低功耗设计被引量：1
- 2007年
- 从功耗的角度,对符合DVB-T标准的维特比译码器的路径度量单元进行了优化设计。为了实现低功耗设计,加比选单元采用了改进的T算法来实现,同时路径度量值只需要5位表示;路径度量管理单元采用了串并结合的结构来实现,并采用了5级流水线的路径度量存储结构。
- 姜淼陈亦灏徐俊陶佰睿李刚
- 关键词：DVB-T卷积码维特比译码器FPGA
