云南省教育厅科学研究基金重点项目(09C0011)
- 作品数：3 被引量：11H指数：2
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- 一种高速实时浮点蝶形运算单元的设计与实现被引量：6
- 2010年
- 本文以CORDIC算法为基础,将浮点数的复乘与旋转因子的求值都统一到了一个迭代运算中。既减少了复乘运算的复杂度也降低了快速傅里叶变换中蝶形单元在处理浮点数时的难度,成为浮点FFT处理器设计的一种新思路。该蝶形运算单元不受外部存储器的大小,可以处理高样本数的傅里叶变换,同时具有处理范围大,处理精度高的特点。最终以Altera的EP2C20F484C6芯片为下载目标,其时序仿真可正常运行在100 MHz的时钟频率下。
- 杨军郭跃东丁俊
- 关键词：蝶形运算浮点CORDIC算法FPGA
- SHA-224/256复用IP核的设计与实现被引量：2
- 2009年
- 以SHA-224与SHA-256算法的相似性为基础,设计了一个可时分复用的SHA-224/256 IP核.该设计采用并行结构与流水线技术,在简化硬件设计的同时,提高了该IP核的运行速度(速度提高26%).最终以Altera的EP2C20F484C6芯片为下载目标,其时序仿真可正常运行在100MHz的时钟频率下,该IP核可广泛应用于信息安全领域.
- 郭跃东杨军黄道林
- 关键词：FPGAIP核
- 面向Avalon总线的AES-128/192/256 IP核的设计与实现被引量：3
- 2010年
- 以AES-128、AES-192及AES-256算法的相似性为基础,设计了一个可时分复用的AES-128/192/256IP核,并针对Avalon总线接口规范,设计了相应接口及其地址空间的映射,使该IP核能够方便的作为NiosII系统自定义组件使用。该设计以精简硬件结构为目标,与传统的以吞吐率为目标的流水线模式AES加/解密系统相比,具有消耗硬件资源小,性价比突出的优点。同时利用FPGA的片上存储模块加快读写速度,在S盒的设计上采用可重构技术,并使整个设计具有了更高的安全性、可靠性与灵活性。该IP核采用硬件描述语言Verilog设计,利用QUARTUSII8.0进行了综合和布线,最终以Altera公司的EP2C20F484C6芯片为下载目标,其时序仿真可正常运行在100MHz的时钟频率下,该IP核可广泛应用于信息安全领域。
- 丁俊李娜杨军
- 关键词：AVALON总线IP核NIOSII
